一种efuse开关电路及控制方法与流程

1.本发明涉及电子电路，尤其涉及一种电子保险丝(efuse)开关电路及控制方法。


背景技术：

2.在efuse应用场合，当电流或电压出现过流或过压时，控制电路将拉低efuse开关的栅源电压，以增大efuse的导通电阻，进而降低流过efuse开关的电流或efuse开关输出端的输出电压。图1示出了现有技术中的一种efuse开关的电路结构图。如图1所示，efuse开关耦接在系统的两端，控制电路接收代表流过efuse开关的电流信号ie的电流采样信号cs。控制电路根据电流采样信号cs产生控制信号c
gate
控制efuse开关的控制端。当流过efuse开关的电流正常时，efuse开关完全导通；当流过efuse开关的电流过流时，控制信号c
gate
将增大efuse开关的导通电阻，以减小流过efuse开关的电流。在有些应用场合，当电流持续过流时，系统并不希望efuse开关因为过流立刻被关断，然而由于控制环路的带宽限制，往往又不能及时将流过efuse开关的电流调整至期望值，导致efuse开关有被大电流烧毁的风险。
3.因此我们期望提出一种解决方案，能在电流持续过流时，快速地降低流过efuse开关的电流。


技术实现要素：

4.本发明的目的在于解决现有技术中的上述问题，提出一种efuse开关电路以及控制方法。
5.本发明一方面提供了一种efuse开关电路，包括：efuse开关，具有输入端、输出端和控制端；闭环控制电路，接收代表流过efuse开关的电流信号的采样信号，并将采样信号和参考信号比较，产生误差信号，其中，误差信号代表采样信号和参考信号之间的差值；以及开环下拉电路，具有第一端、第二端和第三端，开环下拉电路的第一端接收误差信号，开环下拉电路的第二端耦接至efuse开关的控制端，开环下拉电路的第三端耦接至efuse开关的输出端，其中，当误差信号大于下拉阈值时，开环下拉电路将efuse开关的控制端和efuse开关的输出端之间的电压钳位到预设电压值。
6.本发明另一方面提供了一种用于efuse开关电路的控制方法，包括：采样流过efuse开关的电流信号，并产生代表流过efuse开关的电流信号的采样信号；将采样信号和参考信号比较，产生误差信号，其中，误差信号代表采样信号和参考信号之间的差值；判断误差信号与下拉阈值的大小；以及当误差信号大于下拉阈值时，将efuse开关的控制端和输出端之间的电压值钳位到预设电压值。
附图说明
7.通过参考附图阅读下文的详细描述，本发明实施方式的上述以及其他目的、特征和优点将变得易于理解。在附图中，以示例性而非限制性的方式示出了本发明的若干可行实施方式。
8.图1所示为现有技术中的一种cfuse开关的电路结构图。
9.图2所示为根据本发明一实施例的efuse开关电路100的原理示意图。
10.图3所示为根据本发明一实施例的开环下拉电路50的结构示意图。
11.图4所示为根据本发明一实施例的efuse开关电路200的具体电路原理图。
12.图5所示为根据本发明又一实施例的efuse开关电路300的原理示意图。
13.图6所示为根据本发明一实施例的efuse开关电路控制方法400的流程示意图。
14.在附图中，相同或对应的标号被用以表示相同或对应的元件。
具体实施方式
15.下面将详细描述本发明的具体实施例，应当注意，这里描述的实施例只用于举例说明，并不用于限制本发明。在以下描述中，为了提供对本发明的透彻理解，阐述了大量特定细节。然而，对于本领域普通技术人员显而易见的是：不必采用这些特定细节来实行本发明。在其他实例中，为了避免混淆本发明，未具体描述公知的电路、材料或方法。
16.图2示出了根据本发明一实施例的efuse开关电路100的原理框图。如图2所示，efuse开关电路100包括efuse开关10、采样电路20、闭环控制电路30、驱动电路40和开环下拉电路50。
17.在图2示出的实施例中，efuse开关10可耦合在系统输入端in和系统输出端out之间。电流信号ie从系统输入端in流经efuse开关10至输出端out。在一个实施例中，输入端in包括可提供一个电源电压信号的电源的输出端，而输出端out包括可接收该电源提供的电源电压信号的开关转换器的输入端。在另一实施例中，输入端in包括可提供一个输出电压信号的开关转换器的输出端，而输出端out包括可接收该输出电压信号的负载的输入端。本领域一般技术人员可以理解输入端in和输出端out可包括任何可能需要保护的元件、电路或系统的端子。efuse开关10包括输入端、输出端和控制端。其中，efuse开关10的输入端耦接至系统输入端in，输出端耦接至系统输出端out。在图2示出的实施例中，efuse开关10被示意为一个n型金属氧化物半导体场效应管(metal
‑
oxide
‑
semiconductor field effect transistor，mosfet)，具有源级s、漏极d和栅极g。其中，efuse开关10的输入端为n型mosfet的源级s、输出端为n型mosfet的漏极d，控制端为n型mosfet的栅极g。本领域一般技术人员可以理解，efuse开关10可以为任何合适的可控半导体开关器件，例如p型mosfet、绝缘栅双极晶体管(igbt)、结型场效应晶体管(jfet)等等。
18.在图2示出的实施例中，采样电路20用于采样efuse开关10的电流信号或电压信号，以产生采样信号sense。在一个实施例中，采样电路20为电流采样电路，采样流过efuse开关10的电流信号ie。此时，采样信号sense代表流过efuse开关10的电流信号ie。在另一个实施例中，采样电路20为电压采样电路，用于采样efuse开关10的输入端接收的输入电压信号v
in
。此时，采样信号sense代表efuse开关10的输入端接收的输入电压信号v
in
。
19.在图2示出的实施例中，闭环控制电路30耦接采样电路20以接收采样信号sense，并根据采样信号sense产生误差信号ea。在一个实施例中，闭环控制电路30将采样信号sense和一参考信号比较，并将采样信号sense和参考信号之间的差值放大，产生误差信号ea。其中，误差信号ea代表采样信号sense和参考信号之间的差值。在一个实施例中，误差信号ea代表流过efuse开关10的电流信号与期望流过的电流信号之间的差值。在另一个实施
例中，误差信号ea代表efuse开关10的输入端接收的输入电压信号v
in
与期望的输入电压信号之间的差值。在一个实施例中，误差信号ea为一个电压信号。在其他实施例中，误差信号ea也可以为电流信号。
20.驱动电路40接收误差信号ea，并根据误差信号ea产生驱动信号drv，用于驱动efuse开关10的控制端。在一个实施例中，驱动信号drv为一个电压信号，其值根据误差信号ea的变化而变化。驱动电路40通过改变驱动信号drv的值调节栅极g和源级s之间的栅源电压v
gs
的值，进而导通efuse开关10或调节efuse开关10的导通电阻值。
21.开环下拉电路50具有第一端、第二端和第三端。开环下拉电路50的第一端耦接至闭环控制电路30接收误差信号ea；开环下拉电路50的第二端耦接至efuse开关10的控制端；开环下拉电路50的第三端耦接至efuse开关10的输出端。在一个实施例中，开环下拉电路50将误差信号ea和一个下拉阈值比较，当误差信号ea大于下拉阈值时，开环下拉电路50将efuse开关10的控制端和efuse开关10的输出端电连接，并通过误差信号控制efuse开关10的控制端和输出端之间的电流大小，进而将栅源电压v
gs
的值钳位到一个预设电压值。在一个实施例中，该预设电压值大于efuse开关10的导通阈值vgs(th)。在一个实施例中，该预设电压值为一个自适应电压值，与efuse开关10的器件参数相关。在一个实施例中，该自适应电压值和efuse开关10允许流过的最大电流值imax相关。在一个实施例中，预设电压值即为efuse开关10流过电流为imax时的栅源电压v
gs
的值。也即是说，当误差信号ea大于下拉阈值时，栅源电压v
gs
将被钳位在efuse开关10流过电流为imax时栅源电压v
gs
的值，以保证efuse开关10流过的电流不超过imax。在一个实施例中，该预设电压值为1.4v。
22.图3为根据本发明一实施例的开环下拉电路50的结构示意图。如图3所示，开环下拉电路50包括判定电路51和自适应钳位电路52。判定电路51接收误差信号ea，并将误差信号ea与下拉阈值oc
th
比较，产生下拉指示信号oc。在一个实施例中，当误差信号ea大于下拉阈值oc
th
时，下拉指示信号oc为有效状态；当误差信号ea小于下拉阈值oc
th
时，下拉指示信号oc为无效状态。在一个实施例中，下拉指示信号oc为一个逻辑信号具有逻辑高低电平。在一个实施例中，下拉指示信号oc的逻辑高电平为有效状态，下拉指示信号oc的逻辑低电平为无效状态。
23.自适应钳位电路52具有第一端、第二端、第三端和第四端。自适应钳位电路52的第一端接收下拉指示信号oc；自适应钳位电路52的第二端接收误差信号ea；自适应钳位电路52的第三端耦接至efuse开关10的控制端(例如，栅极g)；自适应钳位电路52的第四端耦接至efuse开关10的输出端(例如，源级s)。当下拉指示信号oc为有效状态时，自适应钳位电路52基于误差信号ea将其第三端和第四端之间的电压(即：栅源电压v
gs
)钳位到预设电压值。在一个实施例中，自适应钳位电路52通过误差信号ea控制其第三端和第四端之间流过的电流保持不变，进而将其第三端和第四端之间的电压值钳位到预设电压值。在一个实施例中，自适应钳位电路52将提供一条从其第三端到逻辑地的电流泄放通道，该电流泄放通道流过的电流大小由误差信号ea控制。在一个实施例中，误差信号ea越大，电流泄放通道流过的电流越大。
24.图4为根据本发明一实施例的efuse开关电路100的具体电路原理图。在图4示出的实施例中，采样电路20被示意为一个电流采样电路。本领域的一般技术人员可以理解，在其他实施例中，采样电路可以是其他合适的电压采样电路，用来采样efuse开关10的输入电压
信号v
in
。在图4中，采样电路20包括采样电阻201和运算放大器202。其中，采样电阻201串联连接在efuse开关10的输出端和系统输出端out之间。运算放大器202具有第一输入端、第二输入端和输出端，其中运算放大器202的第一输入端和第二输入端分别耦接在采样电阻201的两端，并在输出端输出采样信号sense，其中采样信号sense代表流过efuse开关10的电流ie。在其他实施例中，采样电阻201也可以由一个与efuse开关10并联的晶体管代替。
25.在图4示出的实施例中，闭环控制电路30被示意为一个误差放大器301。误差放大器301具有第一输入端、第二输入端和输出端。误差放大器301的第一端接收采样信号sense；误差放大器301的第二端接收参考信号ref；误差放大器301将采样信号sense和参考信号ref进行比较，并将两者的误差放大，产生误差信号ea。
26.在图4示出的实施例中，判定电路51被示意为一个比较器511。比较器511具有第一输入端、第二输入端和输出端。比较器511的第一端接收误差信号ea；比较器511的第二端接收下拉阈值oc
th
；比较器511将误差信号ea与下拉阈值oc
th
比较，产生下拉指示信号oc。在图4示出的实施例中，当误差信号ea大于下拉阈值oc
th
时，下拉指示信号oc为逻辑高电平。
27.在图4示出的实施例中，自适应钳位电路52包括预设电压产生模块521、钳位开关522、第一电流镜电路523、第二电流镜电路524和可控电流源525。
28.预设电压产生模块521，具有第一端、第二端和第三端，其第一端耦接efuse开关10的控制端，其第二端耦接efuse开关10的输出端，其第三端耦接至钳位开关522的第一端。
29.第一电流镜电路523，具有第一端、第二端和第三端，其第一端耦接efuse开关10的控制端，第二端通过可控电流源525耦接至逻辑地，其第三端耦接至钳位开关522的第一端。其中，可控电流源525的大小由误差信号ea控制。在一个实施例中，当流过efuse开关10的电流ie越大，误差信号ea越大，可控电流源525产生的第一下拉电流信号idrop1越大。
30.第二电流镜524的第二端，具有第一端、第二端和第三端，其第一端耦接至逻辑地，其第二端耦接钳位开关522的第二端，其第三端耦接至efuse开关10的控制端。
31.钳位开关522的控制端接收下拉指示信号oc。在一个实施例中，当下拉指示信号oc为有效状态时，钳位开关522导通，此时，预设电压产生模块521将efuse开关10的控制端和efuse开关10的输出端电连接。可控电流源525将在第一电流镜电路523的第二端产生第一下拉电流信号idrop1。第一电流镜电路523将第二端的第一下拉电流信号idrop1镜像放大后在其第一端产生第二下拉电流信号idrop2。第二电流镜电路524将其第一端接收的第二下拉电流信号idrop2和预设电压产生模块521第三端输出的电流信号的和镜像放大，并在第二电流镜电路524的第二端产生第三下拉电流信号idrop3。在一个实施例中，当流过efuse开关10的电流信号ie的电流值超过期望流过的电流值越大，第三下拉电流信号idrop3越大，以使预设电压产生模块521的第一端和第二端之间的电压维持在预设电压值不变。在另一个实施例中，当efuse开关10输入端的输入电压v
in
的电压值超过期望的输入电压值越大，第三下拉电流信号idrop3越大，以使得预设电压产生模块521的第一端和第二端之间的电压维持在预设电压值不变。
32.在图4示出的实施例中，预设电压产生模块521包括第一晶体管5211和第二晶体管5212。第一晶体管5211和第二晶体管5212分别具有栅极、源级和漏极。在一个实施例中，第一晶体管5211为n型mos管，第二晶体管5212为p型mos管。此时，第一晶体管5211的栅极和漏极耦接在一起，第一晶体管5211的源级耦接第二晶体管5212的源级。第二晶体管5212的栅
极耦接efuse开关10的输出端，第二晶体管5212的漏极耦接钳位开关522的第一端。在图4示出的实施例中，n型mos管5211等同一个电阻值为1/gm的电阻，其中，gm为n型mos管5211工作于饱和区时的跨导值；p型mos管5212为一个源跟随器，使得p型mos管5212的源极电势跟随栅极变化而变化。
33.图5示出了根据本发明又一实施例的efuse开关电路300的原理框图。和图2所示的efuse开关电路200相比，图5所示的efuse开关电路300进一步包括温度判断电路60。温度判断电路60检测efuse开关电路300的温度，并判断efuse开关10的温度是否高于预设温度值，进而产生温度指示信号tc。在图5所示实施例中，驱动电路40基于温度指示信号tc和误差信号ea产生驱动信号drv。在一个实施例中，当温度指示信号tc指示efuse开关电路300的温度高于预设温度值时，驱动信号drv将关断efuse开关10。
34.图6示出了根据本发明一实施例的efuse开关电路控制方法400的流程示意图。图6示出的efuse开关电路控制方法可用于图2和图4
‑
5示出的efuse开关电路，以及其他在本发明申请保护范围内的efuse开关电路中。在图6所示实施例中，efuse开关电路控制方法400包括步骤410
‑
450。
35.步骤410，采样efuse开关的电流或电压参数，并产生代表efuse开关10的电流或电压参数的采样信号。在一个实施例中，步骤410包括采样流过efuse开关10的电流，并产生代表流过efuse开关10的电流的电流采样信号。在另一个实施例中，步骤410包括采样efuse开关10输入端的输入电压信号v
in
，并产生代表efuse开关10输入端的输入电压信号v
in
的电压采样信号。
36.步骤420，将采样信号和参考信号比较，产生误差信号。其中，误差信号代表采样信号和参考信号之间的差值。所述误差信号用于导通efuse开关10或调节efuse开关10导通时的导通电阻的大小。
37.步骤430，判断误差信号与下拉阈值的大小。当误差信号大于下拉阈值时，转至步骤440；否则继续执行步骤430。
38.步骤440，将efuse开关10的控制端和输出端之间的电压钳位在一个预设电压值。在一个实施例中，该预设电压值大于efuse开关10的导通阈值v
gs(th)
。在一个实施例中，该预设电压值为一个自适应电压值，该自适应电压值和efuse开关10允许流过的最大电流值imax相关。在一个实施例中，预设电压值即为efuse开关10流过电流为imax时的栅源电压v
gs
的值。也即是说，当误差信号ea大于下拉阈值时，栅源电压v
gs
将被钳位在efuse开关10流过电流为imax时栅源电压v
gs
的值，以保证efuse开关10流过的电流不超过imax。在一个实施例中，该预设电压值为1.4v。
39.在整个说明书中，对“一个实施例”、“实施例”、“一个示例”或“示例”的提及意味着：结合该实施例或示例描述的特定特征、结构或特性被包含在本发明至少一个实施例中。因此，在整个说明书的各个地方出现的短语“在一个实施例中”、“在实施例中”、“一个示例”或“示例”不一定都指同一实施例或示例。此外，可以以任何适当的组合和、或子组合将特定的特征、结构或特性组合在一个或多个实施例或示例中。此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。应当理解，当称“元件”“连接到”或“耦接”到另一元件时，它可以是直接连接或耦接到另一元件或者可以存在中间元件。相反，当称元件“直接连接到”或“直接耦接到”另一元件时，不存在中间元
件。相同的附图标记指示相同的元件。这里使用的术语“和/或”包括一个或多个相关列出的项目的任何和所有组合。
40.虽然已参照几个典型实施例描述了本发明，但应当理解，所用的术语是说明和示例性、而非限制性的术语。由于本发明能够以多种形式具体实施而不脱离发明的精神或实质，所以应当理解，上述实施例不限于任何前述的细节，而应在随附权利要求所限定的精神和范围内广泛地解释，因此落入权利要求或其等效范围内的全部变化和改型都应为随附权利要求所涵盖。