一种低速率通信网络的提高串口传输速率处理系统及方法与流程

本发明涉及一种计算机通信技术，特别涉及一种针对低速率通信网络的提高串口传输速率处理系统和方法。

背景技术：

在芯片的工作过程中，芯片与芯片之间，以及芯片与其他设备之间的数据传输一般通过串口实现，在现有的串口数据传输中，尤其是串口大数据传输的过程中，数据的传输与中断通过串口中断来控制，然而，使用串口中断控制数据的传输时，每次有数据传输完成触发串口中断后，均需要cpu处理串口中断才能进行下一次传输，这样会不断打断cpu对其他信息的处理，使得cpu被长时间耗费在数据传输上，大大影响了cpu对其他信息的处理速度。

串口数据的转换，通常要按照特定位宽要求转换，当同一个工程应用到多个工作环境，要求不同特定位宽的情况下，虽然可在逻辑代码简单修改位宽即可，但各个工程都要重新编译，灵活性不足。

在串口数据传输过程中，出现传输超时情况时，串口数据转换以及上送会延时，影响传输效率，通常处理采用应答机制，但频繁应答握手同样影响效率。

技术实现要素：

本发明的目的在于提供一种低速率通信网络的提高串口传输速率处理系统及方法，用于解决上述现有技术的问题。

本发明一种低速率通信网络的提高串口传输速率处理系统，其中，包括：上位机、fpga以及串口芯片；其中fpga包括寄存器列表以及串口转换模块；上位机通过与fpga的数据总线，把寄存器列表的内容，由上位机发送到fpga内部串口转换模块中定义好的对应寄存器上，并通过数据总线发出结束配置进程到串口转换模块，收到结束配置后进行数据转换；数据转换包括：从串口芯片接收到的串口数据，按照串口协议通过物理串口以帧为单位写入fpga串口转换模块，fpga串口转换模块自适应串口波特率：根据串口协议，fpga串口转换模块在收到串口接收开始标志后，将串口数据存入缓存寄存器，该缓存寄存器位宽也由上位机提前配置到寄存器位宽寄存器中，在接收前提前就位；fpga串口转换模块在收到串口接收结束标志后，将缓存寄存器数据上送到数据总线；fpga串口转换模块收到需要位宽大小的数据并达到设定数据包长度配置后，发出中断信号到上位机，告知当前长度包发送完成；上位机收到fpga串口转换模块通告的包长和中断信号之后，完成一包设定长度串口数据的接收。

根据本发明的低速率通信网络的提高串口传输速率处理系统的一实施例，其中，还包括：fpga在非超时情况下，串口数据转换到缓存寄存器后，根据预先配置的数据包长度寄存器上送上位机数据包长，并当满足包长后发出中断；超时情况时，如果串口驱动问题，在超过配置的超时时长还是没有新的数据，则fpga按照超时情况处理，提前发出中断信号以及实际接收的数据长度。

根据本发明的低速率通信网络的提高串口传输速率处理系统的一实施例，其中，fpga的串口转换模块自适应串口波特率包括：根据上位机配置好的串口波特率寄存器，在接收数据之前预知适配的串口频率，同步接收串口数据。

根据本发明的低速率通信网络的提高串口传输速率处理系统的一实施例，其中，在fpga串口转换模块对数据接收转换的过程中，上位机进行其他进程的工作。

根据本发明的低速率通信网络的提高串口传输速率处理系统的一实施例，其中，在串口发送数据前，上位机先通过数据总线对寄存器列表进行配置，fpga根据与上位机约定好的数据格式，取出相应地址的寄存器值，配置成功后，fpga返回成功码通告上位机配置成功，配置完成后上位机发出结束配置进程，此时fpga内部的寄存器列表即为当前工程所需设置；若配置不成功，fpga返回配置错误类型，上位机根据错误类型调整，再次下发配置数据，直至配置成功。

本发明一种针对低速率通信网络的提高串口传输速率处理方法，其中，包括：上位机通过与fpga的数据总线，把寄存器列表的内容，由上位机发送到fpga内部串口转换模块中定义好的对应寄存器上，并通过数据总线发出结束配置进程到串口转换模块，收到结束配置后进行数据转换；数据转换包括：从串口芯片接收到的串口数据，按照串口协议通过物理串口以帧为单位写入fpga串口转换模块，fpga串口转换模块自适应串口波特率：根据串口协议，fpga串口转换模块在收到串口接收开始标志后，将串口数据存入缓存寄存器，该缓存寄存器位宽也由上位机提前配置到寄存器位宽寄存器中，在接收前提前就位；fpga串口转换模块在收到串口接收结束标志后，将缓存寄存器数据上送到数据总线；fpga串口转换模块收到需要位宽大小的数据并达到设定数据包长度配置后，发出中断信号到上位机，告知当前长度包发送完成；上位机收到fpga串口转换模块通告的包长和中断信号之后，完成一包设定长度串口数据的接收。

根据本发明的低速率通信网络的提高串口传输速率处理方法的一实施例，其中，还包括：fpga在非超时情况下，串口数据转换到缓存寄存器后，根据预先配置的数据包长度寄存器上送上位机数据包长，并当满足包长后发出中断；超时情况时，如果串口驱动问题，在超过配置的超时时长还是没有新的数据，则fpga按照超时情况处理，提前发出中断信号以及实际接收的数据长度。

根据本发明的低速率通信网络的提高串口传输速率处理方法的一实施例，其中，fpga的串口转换模块自适应串口波特率包括：根据上位机配置好的串口波特率寄存器，在接收数据之前预知适配的串口频率，同步接收串口数据。

根据本发明的低速率通信网络的提高串口传输速率处理方法的一实施例，其中，在fpga串口转换模块对数据接收转换的过程中，上位机进行其他进程的工作。

根据本发明的低速率通信网络的提高串口传输速率处理方法的一实施例，其中，在串口发送数据前，上位机先通过数据总线对寄存器列表进行配置，fpga根据与上位机约定好的数据格式，取出相应地址的寄存器值，配置成功后，fpga返回成功码通告上位机配置成功，配置完成后上位机发出结束配置进程，此时fpga内部的寄存器列表即为当前工程所需设置；若配置不成功，fpga返回配置错误类型，上位机根据错误类型调整，再次下发配置数据，直至配置成功。

本发明的提供一种基于fpga搭建的逻辑处理架构，通过数据总线实现与cpu交互的方法，用于解决现有技术中采用串口中断控制数据传输而导致的影响cpu对其他信息的处理，使得cpu被长时间耗费在数据传输上，大大影响cpu对其他信息的处理速度的问题；传输瓶颈取决与串口物理速率，并自适应串口波特率。

附图说明

图1所示为串口数据转换为数据总线与上位机交互的架构图；

图2所示为上位机与寄存器的交互示意图；

图3所示为配置流程图；

图4所示为串口转换结构图。

具体实施方式

为使本发明的目的、内容、和优点更加清楚，下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。

图1所示为串口数据转换为数据总线与上位机交互的架构图，如图1所示，串口数据转换为数据总线与上位机交互的架构包括：上位机1、寄存器列表2、串口芯片3以及串口转换模块4。

如图1所示，本发明针对低速率通信网络的提高串口传输速率处理方法包括：

一、对串口数据转换所需的寄存器配置，包括：

图2所示为上位机与寄存器的交互示意图，如图2所示，上位机1通过与fpga5的数据总线，把寄存器列表的内容，由上位机1发送到fpga5内部串口转换模块中定义好的对应寄存器上，并通过数据总线发出结束配置进程到串口转换模块，收到结束配置后可进行数据转换流程。

图3所示为配置流程图，如图3所示，配置流程包括：

在串口发送数据前，上位机1先通过数据总线对寄存器列表2进行配置。fpga5根据与上位机1约定好的数据格式，取出相应地址的寄存器值，配置成功后，fpga5返回成功码通告上位机1配置成功，配置完成后上位机1发出结束配置进程，此时fpga5内部的寄存器列表2即为当前工程所需设置，可进行串口通讯。配置不成功，fpga5返回配置错误类型，上位机1根据错误类型调整，再次下发配置数据，直至配置成功。表1为配置寄存器列表。

表1

图4所示为串口转换结构图，如图4所示，配置完成后，进行串口数据转换为高位宽数据总线，包括：

串口芯片发送串口数据到fpga5串口转换模块，fpga5串口转换模块将单位宽串口数据转换为高位宽数据总线，即已配置完成的对应缓存寄存器位宽的缓存寄存器数据，fpga5串口转换模块在转换到配置要求的数据包长度后，发送中断信号到上位机cpu。

数据转换流程包括：

1从串口芯片接收到的串口数据，按照串口协议通过物理串口以帧为单位写入fpga5串口转换模块，fpga5串口转换模块自适应串口波特率：

自适应方法采用内部高频时钟接收，根据上位机配置好的串口波特率寄存器，在接收数据之前可预知适配的串口频率，同步接收串口数据。

2根据串口协议，fpga5串口转换模块在收到串口接收开始标志后，将串口数据存入缓存寄存器，该缓存寄存器位宽也由上位机提前配置到寄存器位宽寄存器中，在接收前提前就位。

3根据串口协议，fpga5串口转换模块在收到串口接收结束标志后，将缓存寄存器数据上送到数据总线。

4fpga5串口转换模块收到需要位宽大小的数据并达到设定数据包长度配置后，发出中断信号到上位机，告知当前长度包发送完成。

5上位机收到fpga5串口转换模块通告的包长和中断信号之后，完成一包设定长度串口数据的接收。在fpga5串口转换模块对数据接收转换的过程中，上位机可进行其他进程的工作，提高上位机的工作效率。

超时上送包括：

提供超时上送，根据不同环境可灵活配置超时时长，保证已接收数据不丢包的情况下，数据及时上送并通告当前数据长度。解决通常传输超时情况时，采用应答机制频繁应答握手，影响传输效率的问题。

非超时情况下，串口数据转换到缓存寄存器后，根据预先配置的数据包长度寄存器上送上位机数据包长，当满足包长后发出中断。

超时情况，如果串口驱动问题，在超过配置的超时时长还是没有新的数据，fpga5按照超时情况处理，提前发出中断信号以及实际接收的数据长度。

本发明提供一种基于fpga搭建的逻辑处理架构，通过数据总线实现与cpu交互的方法，用于解决现有技术中采用串口中断控制数据传输而导致的影响cpu对其他信息的处理，使得cpu被长时间耗费在数据传输上，大大影响cpu对其他信息的处理速度的问题；另外，该方法传输瓶颈取决与串口物理速率，并自适应串口波特率。

本发明原来串口传输通过串口中断控制数据传输，本发明通过fpga对串口数据进行高位宽数据转换，减少通告上位机的中断次数，节省cpu对串口中断处理的时间，缩短cpu对其他信息的处理速度的问题。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。