一种MIPI接口的D-PHY电路的制作方法

本发明涉及数字电路领域，具体涉及一种mipi接口的d-phy电路。

背景技术：

mipi不只是一个联盟也是一套接口协议规范的名称。它下辖不同的工作组(workgroup)，以满足移动终端各个子系统的不同需求。不同的工作组负责制定具体的协议，并分别针对不同的硬件设备定义了一套移动设备内部接口标准，比如摄像头串行接口csi、显示串行接口dsi、射频接口digrf等。

d-phy，是mipi协议中的一项，d-phy提供了对串行显示接口(dsi)和串行摄像头接口(csi)在物理层上的定义d-phy描述了源同步，高速，低功耗的物理层。目前的dphy模块都是和对应的外部数据源controller配套的，单独的dphy模块相互之间的信号传递兼容性太差，并且不能检测接收信号的内容，当接收信号出现错误时，容易造成整个电路的混乱。

dphy中串并转换和并串转换是整个mipi模块时钟最快的部分，按照1.5gbit/通道的传输速率设计，此处的ddr时钟速率为750mhz，因此也是整个电路中的最关键部分，对于整个电路能否工作在高速模式至关重要。大多采用模拟电路搭建电路的方法，但是模拟电路搭建设计复杂，功耗高。

技术实现要素：

本发明所要解决的技术问题是提供一种mipi接口的d-phy电路，采用检错电路，对主控模块和受控模块的信号都进行了检错，并且高速串并和并串转换采用数字电路实现，减小了d-phy电路面积，使得电路的复杂度变低。

为了实现上述目的，本发明采用如下技术方案：一种mipi接口的d-phy电路，包括主控模块、受控模块、内部数据源产生模块、配置寄存器，所述主控模块和受控模块分别连接配置寄存器，所述主控模块连接内部数据源产生模块，所述主控模块和受控模块中均包括时钟通道和数据通道，所述主控模块和受控模块中的时钟通道和数据通道中均含有检错单元。

进一步地，所述主控模块中含有1-4个数据通道。

进一步地，所述受控模块中含有1-4个数据通道。

进一步地，所述配置寄存器包括i2c接口配置寄存器和apb总线配置寄存器。

进一步地，所述时钟通道和数据通道中均包括计数器单元、状态机单元、检错单元和输出单元，所述状态机单元的三端分别连接计数器单元、检错单元和输出单元。

进一步地，所述状态机单元包括高速状态和超低功耗状态。

进一步地，所述检错单元检测到数据通道或者时钟通道中的信号发生错误时，保持整个时钟通道或者数据通道处于停止状态。

进一步地，所述输出单元中包括串并转换子单元和并串转换子单元，所述串并转换子单元和并串转换子单元均采用数字电路实现。

进一步地，所述串并转换子单元和并串转换子单元含有两个4位移寄存器，这两个移位寄存器一个工作在双边沿采样高速模式i相位时钟的时钟上升沿采样，另一个工作在双边沿采样高速模式q相位时钟的时钟上升沿采样，双边沿采样高速模式i相位时钟和双边沿采样高速模式q相位时钟的相位为互补关系，使得两个移位寄存器中的数据交叉组合就得到8-bit并行数据。

进一步地，所述输出单元中设计一个4-bit计数器，所述输出单元中设计一个4-bit计数器，将输入的双边沿采样时钟进行4分频得到接收端高速模式时钟；在每计4个数后，将en信号拉高一个周期，将8-bit数据输出一次。

本发明的有益效果为：本发明采用检错电路，对主控模块和受控模块的信号都进行了检错，外部可配置寄存器满足协议要求的时序，高速串并和并串转换采用数字电路实现。通过寄存器配置协议的时序，可让模块的输入时钟范围更加灵活，同时i2c接口配置寄存器可满足芯片接口简便的配置寄存器，apb总线配置寄存器可接到amba总线，由主控制器来配置。检错模块提高dphy的兼容性；串并转换子单元和并串转换子单元让电路面积更小，功耗更省，电路的复杂度更低。

附图说明

图1为本发明一种mipi接口的d-phy电路的结构框架图。

图2为本发明时钟通道和数据通道的内部框架图。

图3为本发明高速传输状态时序图。

图4为本发明中串并转换子单元的结构图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明的具体实施方式做进一步的详细说明。

如附图1所示，本发明提供的一种mipi接口的d-phy电路，包括主控模块、受控模块、数据源产生模块、配置寄存器，主控模块和受控模块分别连接配置寄存器，主控模块连接内部数据源产生模块，主控模块和受控模块中均包括时钟通道和数据通道，主控模块和受控模块中的时钟通道和数据通道中均含有检错单元。其中本发明中配置寄存器包括i2c接口配置寄存器和apb总线配置寄存器，当主控模块发送cis像素点数据时，可使用i2c接口配置寄存器。当受控模块发送cis像素点数据时，mipi接口可以做为isp模块的数据输入，可使用apb总线配置寄存器。通过寄存器配置协议的时序，可让模块的输入时钟范围更加灵活，同时i2c接口配置寄存器可满足芯片接口简便的配置寄存器，apb总线配置寄存器可接到amba总线，由主控制器来配置。

d-phy电路通常包括一个时钟通道和1-4个数据通道，本发明中将主控模块和受控模块分开设置，并且主控模块和受控模块中各自包括一个时钟通道和1-4个数据通道。主控模块用于接收内部数据源产生模块发送的命令或者外部数据源controller发送的命令，并发送相应的信号到相邻的d-phy电路中。受控模块用于接收外部发送到该d-phy电路中的信号。

如附图2所述，本发明中主控模块和受控模块均含有时钟通道和数据通道，并且所有的时钟通道和数据通道中均包括计数器单元、状态机单元、检错单元和输出单元，态机单元的三端分别连接计数器单元、检错单元和输出单元。其中，d-phy电路数据传输支持高速模式和超低功耗模式。高速功能模式主要用于高速像素流数据的传输；低超低功耗模式一般用于控制信号的传输。因此，本发明中所有的时钟通道和数据通道中的状态机单元包括高速状态和超低功耗状态。

检错模块存在于主控模块和受控模块中的数据通道和时钟通道中，因此，对于主控模块中的检错单元，在接收内部数据源产生模块或者外部数据源controller发送的命令时，会对该命令进行检错，然后反馈或是报错。位于主控模块数据通道中的检错单元的检错功能表现为：(1)检测高速状态下数据通道请求信号txrequesths是否有误。(2)检测数据通道开始时间和结束时间。(3)检测数据通道在接收高速状态hs-state和超低功耗状态ulps-state的请求信号，如果两个信号被同时检测到，反馈一个error给内部数据源模块或者外部数据源controller，同时保持在stop状态。(4)检测接收到的escapeentrycodes不是协议中可识别码流，数据通道不进入低功耗模式，等待结束信号回到stop状态，同时反馈给输入端一个escapeentrycodeserror，提示重新开始。(5)在ulps模式下mark1状态必须保持twakeup时间，才能保证不同状态之间的切换时间，但检测到twakeup小于1ms时，输出一个error提示输入端。

位于主控模块时钟通道中的检错单元的检错功能表现为：(1)检测高速状态下时钟通道请求信号txrequesthsclk是否有误。(2)检测时钟通道在接收高速状态hs-state和超低功耗状态ulps-state的请求信号，如果两个信号被同时检测到，反馈一个error给内部数据源模块或者外部数据源controller，同时保持在stop状态。

对于受控模块中的检错单元，在接收外部发送的信号时，会对该信号进行检错，然后反馈或是报错。位于受控模块数据通道中的检错单元的检错功能表现为：(1)通过dp信号和dn信号检测接收到的escapeentrycodes不是协议中可识别码流，数据通道不进入低功耗模式，等待结束信号回到stop状态，同时反馈给输入端一个escapeentrycodeserror，提示重新开始。(2)在ulps模式下mark1状态必须保持twakeup时间，才能保证不同状态之间的切换时间，但检测到twakeup小于1ms时，输出一个error提示输入端。(3)受控模块rx-top主要是通过dp信号和dn信号保证状态机工作的，检测dp信号和dn信号保证每个状态。

位于受控模块时钟通道中的检错单元的检错功能表现为：(1)受控模块rx-top主要是通过dp信号和dn信号保证状态机工作的，检测dp信号和dn信号保证每个状态。

本发明中d-phy的主控模块和受控模块会检错接收和发射的数据，提高与不同的外部数据源的兼容性。

如附图3所示，为本发明d-phy电路处于高速传输模式下的时序图，发送端在进入hs模式后，会先发一段没意义的0，然后在发一段同步头10111000，然后才开始发送第一bit的数据。当数据发送完成后，还会发一段trail数据。本模块电路接收串并转换来的数据，从相邻两个byte数据中找到同步头hs_data_sync＝10111000，确定数据开始的位置。根据已经得到的位置，把后续8-bit数据正确的传递给上层电路使用。当数据接收完成后，由于有一段trail数据，而本模块没法正确识别此数据的意义。而本设计支持按eotp发送数据，即每一个高速帧传输完成后需要添加一个eotp短包，指示传输接收。因此需要引进从底层协议层解码得到eotp信号。在eotp_rcvd为高时，将数据有效信号rxvalidhs拉低，避免底层协议层继续解码trail数据。

本发明提供的一种mipi接口的d-phy电路，时钟通道和数据通道中的输出单元中包括串并转换子单元和并串转换子单元，且串并转换子单元和并串转换子单元均采用数字电路实现。如附图4所示，为本发明串并转换子单元的示意图，其功能是将高速串行数据转换为8-bit并行数据。对于任意一个数据通道，用两个4位移位寄存器接收串行数据。这两个移位寄存器一个工作在双边沿采样高速模式i相位时钟ddrclkhs_i的时钟上升沿采样，另一个工作在双边沿采样高速模式q相位时钟ddrclkhs_q的时钟上升沿采样，ddrclkhs_i和ddrclkhs_q的相位是互补关系的，这样将这两个移位寄存器中的数据交叉组合就得到8-bit并行数据。对于时钟通道，设计一个4-bit计数器，将输入的ddr时钟进行4分频得到接收端高速模式时钟rxbyteclkhs。在每计4个数后，将en信号拉高一个周期，将8-bit数据输出一次。本发明中串并转换子单元和并串转换子单元让电路面积更小，功耗更省，电路的复杂度更低。

以上所述仅为本发明的优选实施例，所述实施例并非用于限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明所附权利要求的保护范围内。