一种基于FPGA的协同仿真加速器及仿真系统和方法与流程

【技术领域】

本发明属于电路功能仿真技术领域，尤其涉及一种基于fpga的协同仿真加速器及仿真系统和方法。

背景技术：

目前，在芯片/可编程逻辑器件设计中，对电路进行功能仿真时，现有的传统方法都是使用仿真软件(如modelsim,questasim,vcs,nc_sim,active-hdl等软件)在计算机(pc)或服务器(server)上进行软件仿真。这种传统仿真方法是纯软件仿真方法，由于整个仿真过程的运算均由计算机或服务器的中央处理器来完成，从而造成仿真速度极慢，耗时极长，尤其是在设计后期，需要进行回归测试时，电路规模庞大，仿真情景众多，用传统的软件仿真的方法需要耗费数小时，数天甚至数周的时间，从而导致产品的研发周期大大延长，研发成本也相对剧增，最终降低了产品的市场竞争力。

技术实现要素：

为了解决现有技术中存在的上述技术问题，本发明提供了一种可与仿真计算机的仿真软件进行数据交互、协同运行，共同完成仿真运算任务，大大提高仿真速度，提升电路功能仿真、验证的效率，仿真耗时极短，且结构简单，体积小，生产加工容易、成本低，对现有仿真系统升级改造容易，有利于大批量生产和广泛普及应用的基于fpga的协同仿真加速器，以及采用该协同仿真加速器的仿真系统和仿真方法。

本发明解决现有技术问题所采用的技术方案为：

一种基于fpga的协同仿真加速器，包括有

fpga芯片，用于写入被测试对象，并对被测试对象的电路功能部分进行运算、在仿真中验证电路功能部分是否符合设计预期；

ddr存储芯片，用于缓冲存储对被测试对象的电路功能部分进行运算过程中的数据信息和与仿真计算机进行仿真数据交互的数据信息；

连接接口，用于与仿真计算机连接、进行仿真数据交互；

电源模块，用于将经过连接接口输入的电源进行处理后向fpga芯片和ddr存储芯片输送工作电源；

而且，所述ddr存储芯片和连接接口均与fpga芯片导通连接，所述电源模块的输入端与连接接口电连接、输出端与ddr存储芯片和fpga芯片电连接。

进一步地，该协同仿真加速器是一块插装在仿真计算机主板上的加速卡，所述fpga芯片、ddr存储芯片、连接接口和电源模块集成在电路板上，且所述连接接口是与仿真计算机内的pci/pcie插槽匹配的金手指；

或者，该协同仿真加速器是一个外接在仿真计算机上独立的装置，包括有外壳和设于外壳内的电路板；所述fpga芯片、ddr存储芯片、连接接口和电源模块集成在电路板上，且所述连接接口是外接数据线与仿真计算机连接的数据传输插口；所述连接接口是传输速度为500mb/s以上的usb插口或ethernet插口。

进一步地，所述连接接口是usb3插口或千兆网络插口。

一种仿真系统包括安装有电路仿真软件的计算机和本发明所述基于fpga的协同仿真加速器，而且所述电路仿真软件运行有相互导通连接的仿真环境模块和测试环境连接模块，所述测试环境连接模块与协同仿真加速器的连接接口导通连接，实现仿真数据交互。

一种仿真方法，首先将被测试对象写入协同仿真加速器的fpga芯片中，并将协同仿真加速器与安装有电路仿真软件的计算机连接；然后启动计算机，并运行仿真软件，同时协同仿真加速器对被测试对象的电路功能部分进行运算、验证电路功能部分是否符合设计预期，在此过程，仿真运行的每个时钟周期，仿真计算机上的仿真软件都会控制仿真环境与运行在协同仿真加速器上的被测试对象有一次数据交互，直到仿真结束。

进一步地，所述“仿真运行的每个时钟周期，仿真计算机上的仿真软件都会控制仿真环境与运行在协同仿真加速器上的被测试对象有一次数据交互，直到仿真结束”具体包括以下步骤：

a.开始仿真，运行在仿真软件的仿真环境模块的仿真时钟周期置0；

b.仿真软件的仿真环境产生用来驱动被测试对象输入信号的当前周期测试激励数据，并经运行在仿真软件的测试环境连接模块发送至协同仿真加速器，且接收协同仿真加速器发送过来的数据；同时协同仿真加速器的fpga芯片对被测试对象的电路功能部分进行运算、验证电路功能部分是否符合设计预期，并经连接接口向仿真计算机的仿真软件发送当前周期的输出数据，且接收仿真软件发送过来的数据

c.运行在仿真软件的仿真环境模块的仿真时钟周期加1；

d.仿真环境模块判断仿真是否完成，是则结束，否则返回执行步骤b。

本发明的有益效果：

本发明通过采用上述技术方案，即可与仿真计算机的仿真软件进行数据交互、协同运行，共同完成仿真运算任务，从而大大减少了仿真计算机的中央处理器的运算时间，提高了仿真速度(仿真速度提高6～200倍)，提升电路功能仿真、验证的效率，进而缩短了产品的研发周期，缩减研发成本，加快产品上市；而且协同仿真加速器的结构非常简单，体积小，生产加工容易、成本低，同时对现有仿真系统升级改造容易，有利于大批量生产和广泛普及应用。

【附图说明】

图1是本发明所述基于fpga的协同仿真加速器实施例的结构示意图；

图2是采有本发明所述基于fpga的协同仿真加速器的仿真系统的结构示意图；

图3是本发明所述仿真系统的仿真方法实施例的流程示意图。

【具体实施方式】

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。

本发明实施例提供了一种基于fpga的协同仿真加速器，包括有fpga芯片11、ddr存储芯片12、连接接口13和电源模块14，所述ddr存储芯片12和连接接口13均与fpga芯片11导通连接，所述电源模块14的输入端与连接接口13电连接、输出端与ddr存储芯片12和fpga芯片11电连接；其中，所述fpga芯片11可以采用xilinx公司的virtex-7系列fpga芯片，主要用于写入被测试对象(dut，designundertest)，并对被测试对象的电路功能部分进行运算、在仿真中验证电路功能部分是否符合设计预期；所述ddr存储芯片12主要用于缓冲存储对被测试对象的电路功能部分进行运算过程中的数据信息和与仿真计算机进行仿真数据交互的数据信息；所述连接接口13主要用于与仿真计算机连接、进行仿真数据交互；所述电源模块14主要用于将经过连接接口13输入的电源进行处理后向fpga芯片11和ddr存储芯片12输送工作电源。

如图1，本发明所述基于fpga的协同仿真加速器可以是一块插装在仿真计算机主板上的加速卡，所述fpga芯片11、ddr存储芯片12、连接接口13和电源模块14集成在电路板15上，且连接接口13是与仿真计算机内的pci/pcie插槽匹配的金手指。

当然，本发明所述基于fpga的协同仿真加速器也可以是一个外接在仿真计算机上的独立装置，包括有外壳和设于外壳内的电路板；所述fpga芯片11、ddr存储芯片12、连接接口13和电源模块14集成在电路板上，且连接接口13是外接数据线与仿真计算机连接的数据传输插口；所述连接接口13是传输速度为500mb/s以上的usb插口或ethernet插口，比如：usb3插口或千兆网络插口。

如图2所示，本发明实施例还提供了一种仿真系统，包括安装有电路仿真软件3(如mentorgraphics公司的modelsim仿真软件，或者questasim、vcs、nc-sim、active-hdl等电路仿真软件)的计算机2和本发明上述基于fpga的协同仿真加速器1，而且所述电路仿真软件3运行有相互导通连接的仿真环境模块31和测试环境连接模块32，所述测试环境连接模块32与协同仿真加速器1的连接接口13导通连接，实现仿真数据交互。

本发明所述仿真系统的仿真方法为：首先将被测试对象写入协同仿真加速器的fpga芯片中，并将协同仿真加速器与安装有电路仿真软件的计算机连接；然后启动计算机，并运行仿真软件，同时协同仿真加速器对被测试对象的电路功能部分进行运算、验证电路功能部分是否符合设计预期，在此过程，仿真运行的每个时钟周期，仿真计算机上的仿真软件都会控制仿真环境与运行在协同仿真加速器上的被测试对象有一次数据交互，直到仿真结束。

其中，所述“仿真运行的每个时钟周期，仿真计算机上的仿真软件都会控制仿真环境与运行在协同仿真加速器上的被测试对象有一次数据交互，直到仿真结束”具体步骤如图3，包括：

步骤a1.开始仿真，运行在仿真软件的仿真环境模块的仿真时钟周期置0；

步骤a2.仿真软件的仿真环境产生用来驱动被测试对象输入信号的当前周期测试激励数据，并经运行在仿真软件的测试环境连接模块发送至协同仿真加速器，且接收协同仿真加速器发送过来的数据；同时协同仿真加速器的fpga芯片对被测试对象的电路功能部分进行运算、验证电路功能部分是否符合设计预期，并经连接接口向仿真计算机的仿真软件发送当前周期的输出数据，且接收仿真软件发送过来的数据；

步骤a3.运行在仿真软件的仿真环境模块的仿真时钟周期加1；

步骤a4.仿真环境模块判断仿真是否完成，是则结束，否则返回执行步骤a2。

这样，本发明所述基于fpga的协同仿真加速器即可与仿真计算机2的仿真软件3进行数据交互、协同运行，共同完成仿真运算任务，即通过协同仿真加速器上的fpga芯片11分担对被测试对象的电路功能部分进行运算的任务，从而大大减少了仿真计算机(服务器)的中央处理器(cpu)的运算时间，提高了仿真速度(仿真速度提高6～200倍)，比如：一个同样的仿真任务，采用传统方法可能需要24小时完成仿真，而采用本发明的协同仿真加速器后，仿真时间可以缩短到7分钟～240分钟，但仿真速度提高的比例跟原本仿真计算中仿真环境的运算和被测试对象的电路功能部分运算所占的cpu的仿真运算时间的比例有关；如果被测试对象的电路功能部分运算原本所占的cpu的仿真运算时间的比例越高，则本协同仿真加速器对仿真速度的提升效果越明显，比如：当被测试对象的电路功能部分的硬件面积达到300000～500000逻辑门时，提速可达20倍或更高；当被测试对象的电路功能部分的硬件面积达到50000000逻辑门时，提速可以达到200倍，大大提升了电路功能仿真、验证的效率，进而缩短了产品的研发周期，缩减研发成本，加快产品上市；而且该协同仿真加速器的结构非常简单，体积小，生产加工容易、成本低，同时对现有仿真系统升级改造容易，有利于大批量生产和广泛普及应用。

以上内容是结合具体的优选技术方案对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。